封装专栏 | 叠层芯片封装的Sagging Wire优化
01
选定理由
解决叠层封装中由于Sagging Wire造成的质量问题 提升FT测试良率和产品可靠性
02
目前现状
一些双芯片或者叠层芯片的引线键合工艺要在狭小的空间范围内实现立体键合，是整个叠层芯片引线键合工艺的难点。经常出现的sagging wire的问题造成引线之间短路，FT测试后出现低良率。
03
原因分析
鱼骨图分析：
结论：从processm mapping分析，导致Sagging Wire的主要原因是机台线夹的差异性和loop 参数的可移植性不够稳定。
当遇到Sagging Wire问题时，执行线夹的清洁，清洁频率每周 3 次，平均每周因清洁安装线夹会花费9H，影响 产能。
如更换新线夹，一个季度需更换线夹6sets ，增加成本。
模拟实验：劈刀和Loop performance
结论：
1. 经过模拟实验发现从die边缘到焊接手指的距离太小，有触碰焊丝的风险。
2. 将劈刀放在焊线位置，焊线会被劈刀触碰到，造成sagging wire.
04
评估与执行
新的loop参数summary
原始的loop参数和新的loop参数的平衡性比较
结论：通过JMP分析，新参数的Loop平衡性更好，而且Cpk值达到1.67以上。
05
效果确认
结论：使用优化后的新的loop参数试产之后，sagging wire的PPM由700PPM降到0PPM.
06
标准化
更新叠层封装的线弧参数，更新程序；
建立叠层封装loop参数Spec；
放线路径的清洁频率控制-每周一次。
07
持续改善
随之芯片发展越来越快，对于叠层封装的工艺要求越来越高，需要了解更多的封装工艺；
新产品评估需要确认芯片边缘到手指的距离。
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